Cadence設計系統公司將發布一個名為Allegro的平台，它可以為整個系統中從IC到封裝、從封裝到印刷電路板的高速互連建模。Allegro囊括了Cadence已有的PCB和封裝工具，並增加了2種新的封裝工具。此外，它允許不同的芯片、封裝和PCB設計小組使用同一個系統互連模型進行工作。該平台的用戶將能夠跟蹤一個信號，自它從IC的I/O緩沖器通過再分配層開始，直至穿過裸片的突起焊盤、封裝基底、連接器到達PCB。 “Allegro平台提供了設計這些互連所需的全部技術，並支持完成這種任務所需的方法學。”Cadence公司硅-封裝-電路板業務部戰略行銷副總裁Jamie Metcalfe表示。 今天，不同的設計小組在工作時往往彼此分隔。這些小組通常從系統架構師那裡收到電子表格式的草案規范，然後埋頭設計各自的系統互連部分，Metcalfe說。 目前為止，業界還沒有可行的技術允許架構師對貫穿所有結構的互連進行建模，並允許不同的互連設計師相互交流，以便通過權衡作出最佳選擇。Cadence的早期工具允許封裝和PCB設計師監視從電路板到封裝的信號完整性和時序問題，但他們不能設計和分析從IC到封裝的互連。Allegro的出現改變了這種狀況。 目前已可對外授權的2種工具是Allegro Package Designer和Allegro Package SI。系統架構師可以利用Package Designer創建一種新類型的模型，它描述了貫穿整個流程的互連。 這種虛擬系統互連(VSIC)模型將捕捉設計團隊在系統互連或粗略版圖方面的意圖，然後該模型被傳遞給電路設計師、封裝設計師和PCB設計師，每類設計師在顧及整個互連的條件下實現系統的某一部分。 VSIC模型通常包含對I/O緩沖器的行為描述和約束拓撲。“例如，我們可以插入一個拓撲，告訴系統一個特殊的互連必須以差分對的形式實現，而且必須在24英寸的FR-4材料上工作，並以某種特殊方式終止。”Metcalfe說。 VSIC模型還包含適用於信號關鍵段的底層規劃指南。“設計師可以在實現各自部分的設計或仿真緩沖器和互連的行為時將這些指南作為約束條件使用。”Metcalfe表示。 在這種方法學下，I/O緩沖器設計師可以使用Cadence的Virtuoso工具。此外，設計師可以使用Allegro Package Designer和Allegro Package SI設計突起陣列，用Allegro Packaging工具設計封裝，用Allegro PCB工具設計電路板。設計小組在設計各自的互連部分時都可以參考VSIC模型，並繼續完善此模型。不過，模型的任何部分都可以被“鎖定”以防止改動，Metcalfe補充道。 “Beta測試表明，使用Allegro平台及其方法學可以使系統設計周期縮短8到12周，”Metcalfe宣稱，“Allegro還能削減高達66%的封裝成本。”該平台和方法學可以支持專用芯片設計套件的插件。 Allegro平台能運行於Windows、Sun Solaris、HP-UX、IBM AIX和Red Hat Linux。Allegro Package Designer和Package SI的一年許可證費用起價分別為5.4萬和4.5萬美元。與Allegro PCB SI一起使用的PCI EXPress芯片設計套件可以從www.allegroSI.com免費下載。
